[求助]我想问个关于power PCB检错的问题

pyh921 · 发表于 2008-1-17 17:31:00

RT，请问各位高手power PCB画完板子后你们都怎么查找错误的？我是用tools里的verify design查找错误的，但感觉好象不是很好，比如我查第二项connectivity，开始查出2个错误来，我把他改正了再重新查一遍，又出来另外其他地方的一个错误（不是之前改那两个导致的），他为什么不第一次就全显示出来呢？如果第一次查出来的错误是我故意要这样走线的，所以我不改变他，那我这样不就不知道其他的还有没有错误了？不知道各位都是怎么查的，谢谢了！

mdwct · 发表于 2008-1-17 17:49:00

PowerPCB只检查窗口内显示的区域，这个可以HELP中找到说明。

所以，检查之前，应该用ctrl+B把整板显示在窗口内。

xfcy · 发表于 2008-1-17 18:37:00

连接性不用整板显示吧，[em09]

代代表表表 · 发表于 2008-1-17 20:10:00

大多数人都是用tools里的verify design

pyh921 · 发表于 2008-1-18 12:33:00

我想再问个问题，我用verify Design查连接性错误时，查出来说outline hatch，请问是什么意思？谢谢了

		自动登录	找回密码
密码			注册