讨论导ECO问题

wutongguo · 发表于 2008-7-21 17:33:00

我们要修改PCB文件,

经常要用到的对比两个原理图,而后输出ECO文件,

再到PCB里面导入ECO文件,经常会出现导入后,会把你地上的过孔删掉,

不知道大家有没有遇到过这种情况，有没有解决的办法．

是普通的过孔,而且是锁定的,

[此贴子已经被作者于2008-7-21 17:43:27编辑过]

evan-gao · 发表于 2008-7-21 17:35:00

你那过孔是不是一个元件啊．

wutongguo · 发表于 2008-7-21 17:39:00

不是

evan-gao · 发表于 2008-7-21 17:45:00

你直接在原理图里使用eco　to　　pcb，这样试下，不知道行不行．你的问题我还真没碰到过．

liling92zdh · 发表于 2008-7-23 15:58:00

我也遇到过，就是周围打了好多VIA，属性是地，但是在改版的过程中ECO之后，就会丢掉一部分，大家怎么解决的？

Larshi_King · 发表于 2008-7-23 16:11:00

期待解决！

pcblib · 发表于 2008-7-23 18:08:00

我也碰到过该问题,没有很好的解决办法,期待高手的指教[em03]

pcblib · 发表于 2008-7-23 18:10:00

我也碰到过,只有一个个地在添加在期待高手的指教.

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