请大家帮我参考我自己做的封装！

littleboy

你的线宽、线距设定是多少?

kaihong

我的线宽是300um，线距也是300um，也就是说我的引线和焊盘的宽度是一样的，结果在DRC时通不过，请问是因为我的安全间距不够吗？

深蓝孤魂

在DesignRules的routing菜单的Rule Classes下把Clearance Constraint规则设为12mil(305um)应该就没事了。

kaihong

我采用的是protel默认的10mil，但是DRC通不过，如果把Clearance Constraint
改大不是更难了吗？
根据理论计算，我设计的线宽，线距，焊盘间距都大于10mil，应该是没问题的，
可就是通不过DRC！


请指教，我是一只小菜鸟，而且是很弱弱的那种！

kaihong

谢谢以上各位的指导。现在说明一下我的板子的功能，我自己用微加工做了一块芯片，但是芯片有100个

管脚（呵呵，因为用途特殊，所以比较多）所以想画一块PCB板子，将芯片管脚通过压焊的方法焊在PCB焊

盘上，然后通过PCB板接到信号源上，中间的矩形筐就是我要放自己的片子的地方，外围较粗的两个红线

是顶层的两个信号总线，两根蓝线是底层底信号总线，较细底红线从焊盘引出，每隔一根分别接到顶层和

底层底总线上，这里不存在电源和地线什么的，也没有其它的元器件。
DRC错误如下，请指教！

我是一只很菜底鸟，刚学pcb，所以可能会犯常识性错误，请大家多多指教

请指教我在EDA应用技术交流栏提出底问题
Protel Design System Design Rule Check
PCB File : fianl test
Date     : 21-Nov-2002
Time     : 16:37:15

Processing Rule : Short-Circuit Constraint (Allowed=Not Allowed) (On the board ),(On the

board )
   Violation between Track (18499.764mil,26346.457mil)(18499.764mil,27736.764mil)  TopLayer

and
                     Pad Designator27-76(18499.764mil,26346.457mil)  TopLayer
   Violation between Track (18883.724mil,26282mil)(18883.724mil,26916.094mil)  TopLayer and
                     Pad Designator27-61(18883.622mil,26287.402mil)  TopLayer
   Violation between Track (19139.63mil,26282mil)(19139.63mil,26422mil)  TopLayer and
                     Pad Designator27-51(19139.528mil,26287.402mil)  TopLayer
   Violation between Track (19088.449mil,26282mil)(19088.449mil,26520.819mil)  TopLayer and
                     Pad Designator27-53(19088.346mil,26287.402mil)  TopLayer
   Violation between Track (18141.496mil,24816.496mil)(18141.496mil,25440.945mil)  TopLayer

and

深蓝孤魂

不好意思，刚才一时糊涂说错了，应该是你没用原理图产生网表就直接作PCB图，才会有错，其实没关系的，可以生产了。

littleboy

根据理论计算，线距0.3+0.3=0.6mm+线宽0.3mm=0.9mm，所以，应该说你的焊盘间距不能小于0.9mm，0.65mm的间距可以走0.25的线宽，0.2mm的线距。

kaihong

我以上所说的0.65mm的线距是指两条线的边沿实际相距的距离，而不是线的中心轴之间的距离，所以我想由于0.65mm>0.3mm就应该是可以通过的！

zhaxiaha

线边距0.65mm; 已经足够了，不要理DRC，可以生产了。现在的PCB板厂线距最小可做到4MIL，也就是0.1mm。