xfcy请指教

whatisname

xfcy

请问用powerlogic原理图画好后，如何检查原理图有错误，好像在capture cis中就有check

当画完PCB后，你如何检查是否有错误？

除了在verify design中check  "clearance"   "connectivity"

怎么检查pcb走线是否有错误，不和原理图一致阿？

还有铺铜后导致板子短路？

我用的是pads2007

我画板子是这样做的：

1，powerlogic原理图画好后，我都是自己大致的检查下

2，在powerlogic中导出网络表  tools-layout netlist, 是ASC格式的， 看不懂报表

3,  然后新开一个PCB,把元件都摆上来，画好BOARD OUTLINE  然后导入ASC文件，经常很多NET没有联接上，需要自己add net

4，画pcb前，都没有设置design rules,就用default

5，当画完PCB后，verify design中check  "clearance"   "connectivity"，然后再对照原理图，逐个net察看，很麻烦

我之前看过一个方法，好像是在powerpcb中用tools-compare/ECO,最后生成ECO报表，我找那样做了，可是看不懂报表

你能告诉我你是怎么做的吗？

 

我是这样做的， 

[此贴子已经被作者于2008-5-7 13:58:31编辑过]

xfcy

我们公司是用protel99或orcad出的原理图，我自己对logic用的也少，logic出的asc文件由元件和网络组成的。传到layout以后会有提示，或者报错，要检查原理图，只到没问题。有的net没连上可能是原理图里的器件没做对，要和封装库里封装对应。画pcb 前，我主要是设置线宽，铺铜间距，net rule 里设置重要net 的规则。其他的不管。logic与layout有比较功能。eco文件会提示两者有什么区别。希望对你有帮助。

whatisname

我刚才用了个简单的，生成的报表如附件

那你看pcb和原理图有什么不一样呢,怎么看

xfcy

主要是元件和网络前后有区别，

你原理图到pcb丢元件了。我想可能是原理图封装没做好。

Larshi_King

顶起来！看别人，自己也提高，呵呵

support

用PADS LOGIC画好原理图后一般这样检查，输出报表。

1。未使用的管脚。（回顾要设计的电路中，是否在此引脚在此处未使用）

2。输出材料清单。（查看元件有无赋予正确的值，封装。有无漏加等）

因为LOGIC不会存在同一个位号同时出现在一个设计文件中，所以按以上二项检查已足够。

其实也不用输出网表，直接连接到LAYOUT，自动将网表传送到LAYOUT里面，从而生成PCB。仔细检查有无相应的错误报告，如有错误一般是找不到指定封装或节点不正确等现像，更改PCB封装后再次导入无误即可。

在后面的LAYOUT里面布好局，连好线后，正行验证检查，间距出错包含以下因素（元件丝印出板框，走线或过孔等间距不够，短路也会在此处显示等），连通性主要是看板上相同网络有无全部接通而已，无误则表明连接无误。

不知道帮的到你不？

XFCY知道我是谁不？

我是风筝。

最近挺忙的，没太多时间上Q了。

zhouwen008

风筝啊,最近在弄什么,怎么就没有看到你上网[em07]

xfcy

support.

风筝对logic比较熟悉，说的好。