ALLEGRO PCB SI仿真提取出来这样的拓扑

rowen

ALLEGRO PCB SI仿真提取出来这样的拓扑：
其中IC19是FPGA，IC14是DDR3，仿真他们的差分时钟，现在搞不明白为什么提取出来的R57会是这样的，不懂,请高手指点！

yshang

图中的提取有几个问题：
1. FPGA的模型没有添加好；
2. R57模型没有添加好；
3. 没有正常的提取传输线，当前大概提取的是鼠线。

电阻等分立元件模型一般可以自动创建并指定，方法是Analyze -> Model Assignment打开的Signal Model Assignment窗口中选择Auto Setup。

不过如果原理图和封装库不规范的话，也有可能自动创建失败，需要点击Create Model，在弹出的Create Device Model窗口中，选择Create EspiceDevice Model，然后在弹出的Create EspiceDevice Model窗口中输入正确的值（有时候需要改模型名称），一路OK确认即可。

rowen

谢谢你的指点，那如何正确提取传输线呢，我仿真出来的波形很差

yshang

其一，需要先布线；
其二，在Analyze Preferences中做好设置；
其三，在Analyze -> Probe出现的窗口中选择网络，然后View Topology按钮；
其四，仿真波形很差的主要原因根据你的图是驱动端模型没有正确加载；

论坛的SI高速设计板块有一些资料，不妨先去找找看；或者找一些实体书籍；另，没有记错的话，论坛的老大阿鸣很早以前在论坛发过一篇文章，是他还在ATP时写的，算是比较系统的SI工具书。

rowen

谢谢你的耐心解答，我这是用allegro si 做的布线前的仿真，自动提取出来的拓扑，其实是很简单的结构，FPGA的两个IO输出时钟信号供给DDR3，两根时钟线之间并接一电阻，，我也不清楚这拓扑对不对，模型应该没分配错，现在我也找不到原因。{:soso_e115:}

rowen

这是提取出来的拓扑和仿真波形

rowen

我今天又尝试窜了22或者33欧的电阻，仿真出来的波形依然很差，不知道问题在哪，请高手指点，DDR3工作时钟533MHZ，

252631

那板凳学习。

yshang

看来是你添加的激励的问题，正负激励没有完全对称，解决方法：
1. 把驱动端改为差分形式，像你的DRAM输入端一样；
2. 手动创建两个10完全相反的序列，作为激励pattern；
用了你的模型和配置，按照第2中方法结果如下：




另，前仿真也不建议提取鼠线，鼠线提取得到的TLine传输线模型是理想的，只考虑了传输延迟。

rowen

非常感谢版主，太爱你了，按照你的提示，出来了和你一样的波形，关键是第一种方法，FPGA的IO口的缓冲模型有几种，我们也不能直接分配它一个模型，我是在sigxplorer中指定缓冲模型的，如何设置驱动端为差分模式呢，我是在原理图中设置了差分对。另外我是自动提取出来的模型，关于鼠线的提取，我也不是很懂，望版主继续赐教，